AIKraft/AI/Войти
AIKraft/Skills/systemverilog

systemverilog

SystemVerilog development guidelines for FPGA and ASIC design covering modular design, verification, and timing optimization.

mindrally official Дизайн

Что делает навык

Рекомендации по разработке на SystemVerilog для проектирования FPGA и ASIC, охватывающие модульное проектирование, верификацию и оптимизацию таймингов

Как подключить

1Скачать навык
# возьмите папку навыка «systemverilog» из репозитория: # https://github.com/mindrally/skills
2Положить папку с SKILL.md к навыкам ассистента
# положите папку навыка туда, где ассистент ищет skills: cp -r systemverilog/ ~/.claude/skills/systemverilog/

Навык — папка с файлом SKILL.md (описание + инструкции) и опциональными скриптами. Ассистент (Claude, Claude Code и совместимые) подхватывает его по описанию и следует шагам.